電子元器件(jian)電路布局的(de)可靠性設計(jì)--跳線

    9. 6.1 電子線(xian)路的可靠性(xìng)設計原則
    采(cai)用各種電子(zǐ)元器件進行(háng)系統或整機(ji)線路設計時(shí)，設😘計師📐不✍️僅(jin)必須考慮如(ru)何實現規定(ding)的功能，而且(qie)應該考慮采(cǎi)用何種設🐕計(ji)方案才能充(chong)分發揮元器(qì)件固有可靠(kao)㊙️性的潛力，提(ti)高系統或💜整(zhěng)機的可靠🔴性(xìng)水平。這就是(shi)通常所說的(de)可靠性設計(jì)🔞。
    電子線路的(de)可靠性設計(ji)是一個内容(róng)相當廣泛而(er)🔞具體的問題(ti)🌐，采用不同類(lei)型的器件或(huo)者要實現不(bu)📱同的電路🐉功(gōng)能，都會有不(bú)同的可靠性(xìng)設計考慮。這(zhe)裏首先💰給出(chū)電子線路可(kě)靠性設計的(de)一些基本原(yuán)♉則，在8.6.2節再給(gei)出幾種具體(tǐ)電路的設計(jì)規則。
    1. 簡化設(she)計
由于可靠(kao)性是電路複(fú)雜性的函數(shu)，降低電路的(de)複雜性可以(yǐ)相應的提高(gāo)電路的可靠(kao)性，所以，在實(shí)現規定功能(neng)的前提下☎️，應(ying)盡量使電路(lu)結構簡單，最(zui)大限度的🙇🏻減(jian)少所用元器(qi)件的類型和(he)品種，提高元(yuán)器🌏件的複用(yong)率。這是提♈高(gāo)電路可靠性(xing)的一種簡單(dan)而🔞實用的方(fang)法。
簡化設計(jì)的具體方案(an)可以根據實(shi)際情況來定(ding)，一般使用的(de)💋方法有：
    (1)多個(ge)通道共用一(yī)個電路或器(qi)件。
    (2)在保證實(shí)現規定功能(néng)指标的前提(tí)下，多采用集(ji)成電路，少采(cǎi)用分立器件(jiàn)，多采用規模(mo)較大的集成(chéng)電路，少采用(yong)規模較小的(de)集🌈成電路。集(ji)成度的提高(gāo)可以減少元(yuán)器件之間的(de)連線、接點以(yi)及封裝的數(shù)目，而這些連(lián)接點的可⭕靠(kào)性常常😄是造(zao)成電路失效(xiao)的☂️主要原因(yīn)。
    (3)在邏輯電路(lu)的設計中，簡(jiǎn)化設計的重(zhong)點應該放在(zài)減👨‍❤️‍👨少邏輯器(qi)件的數目，其(qí)次才是減少(shao)門或輸入端(duan)的數目。因爲(wei)一⭕般而⚽言，與(yu)減少電路的(de)複雜度相比(bi)較，提高😍電路(lu)的集成度📱對(duì)于提高系統(tǒng)可靠性的效(xiào)果更爲明顯(xian)。
    (4)多采用标準(zhun)化、系列化的(de)元器件，少采(cǎi)用特殊的或(huò)未經定型和(he)💁考驗的元器(qì)件。
    (5)能用軟件(jian)完成的功能(néng)，不要用硬件(jiàn)實現。
    (6)能用數(shu)字電路實現(xian)的功能，不要(yao)用模拟電路(lu)完成🙇‍♀️，因爲數(shu)字電路的可(ke)靠性和标準(zhǔn)化程度相對(duì)較高。但是📐，有(you)時模拟電路(lù)的功能用數(shu)字電路實現(xian)會導緻器件(jiàn)數目的明顯(xiǎn)增加，這時就(jiù)要根據具體(tǐ)情況統籌考(kao)慮，力求選用(yòng)最佳方案。
    在(zai)簡化設計時(shí)應注意三點(diǎn)：：一是減少元(yuan)器件不會導(dǎo)👄緻其它元🚶器(qì)件承受應力(li)的增加，或者(zhě)對其它元👅器(qi)件的性能要(yao)求更加苛刻(ke)；二是在用一(yi)種元器件完(wán)成多🌈種功能(neng)時，要确認該(gai)種器件在🌈性(xìng)能指标和可(kě)靠性方面是(shì)否能夠同時(shí)滿✉️足幾個方(fang)⭕面的要求；三(san)是爲滿足系(xi)統安全性、穩(wěn)定性、可測♍性(xing)、可維修性或(huo)降額和冗餘(yú)設計等的要(yào)求所增加的(de)電路或元器(qi)件不能省略(luè)。
    2. 低功耗設計(jì)
    電子系統向(xiang)着小型化和(hé)高密度化發(fā)展，使得其内(nèi)部熱功率密(mì)度增加，可靠(kào)性随之降低(dī)。降低電路的(de)💜功耗，是減少(shao)系統内部溫(wēn)升的主要途(tú)徑。這可以從(cong)📱兩方面💔着手(shou)，一是盡量采(cǎi)用低☀️功耗器(qi)件，如在滿足(zu)🏃‍♂️工作速度的(de)情況下，盡量(liàng)采用CMOS電路。而(er)不用TTL電路；二(èr)✊是在完成規(guī)定功能的前(qian)提下，盡量簡(jiǎn)化邏輯電路(lù)，并更多的讓(rang)軟件來完成(cheng)硬件的功能(néng)，以減少整機(jī)硬件的數量(liang)。
    3. 保護電路設(she)計
    電子系統(tǒng)在工作中可(ke)能會受到各(gè)種不适當應(yīng)力或💜外界幹(gan)擾信号的影(yǐng)響，造成電路(lù)工作不正常(cháng)，嚴重時會導(dǎo)緻内💞部器件(jiàn)的損壞。爲此(cǐ)，在電路設計(jì)中，有必要根(gen)據具體情況(kuang)設計必要的(de)保護電路。如(ru)在電路的信(xìn)号輸入端設(shè)計靜電保護(hu)電路，在電源(yuán)輸入端設計(ji)浪湧幹擾抑(yì)制電路，在高(gao)頻高速電路(lù)中🈲加入噪聲(sheng)抑制♌或吸收(shōu)網絡。具💜體保(bǎo)護電路的形(xíng)式🤟可參閱本(běn)書有關章節(jiē)。
    4. 靈敏度分析(xī)
    組成電子系(xi)統的各個電(dian)路對于系統(tong)可靠性的貢(gòng)獻并不相🥵同(tong)🐕，而組成電路(lu)的各個元器(qi)件對于該電(dian)路可靠性的(de)貢獻也❓不會(hui)一樣。常常會(hui)有這樣的情(qíng)況，某個元器(qì)件的參數🐪退(tuì)化嚴重，但對(duì)💯電路性能的(de)影響甚微；而(ér)另一個元器(qì)件稍有變化(huà)，就對電路性(xìng)能産生顯著(zhe)🐆影響。這是因(yin)爲一個元器(qì)🧡件對于電路(lu)可靠性的影(ying)響（或一個子(zǐ)電路對于系(xì)統可靠性的(de)☎️影響）不僅取(qǔ)決于該元器(qì)件（或子電路(lù)）自身的質量(liang)，而且取決于(yú)該元器件（或(huò)子電路）造成(cheng)👣電路（或系統(tong)）性能變化的(de)靈敏度。因🌏此(cǐ)，在電路設計(ji)中，應進💃行靈(ling)敏度分析，确(què)定對電路性(xìng)👄能影響顯著(zhe)的關鍵元器(qi)💋件或子電路(lu)。對其進行重(zhòng)點設計。靈敏(min)度分析可借(jie)助于現有的(de)電路模拟器(qì)或邏輯模拟(ni)器完成。這是(shi)提高電路可(kě)靠性的一個(gè)經濟有效的(de)方法。
    5. 基于元(yuan)器件的穩定(ding)參數和典型(xing)特性進行設(shè)計
    電路設計(jì)通常必須依(yi)據所選用器(qì)件的參數指(zhi)标來進行❄️。爲(wèi)☂️了保證電路(lù)的可靠性，隻(zhī)要可能，電路(lù)性能應該基(jī)🌂于器件的最(zuì)穩定的參數(shù)來設計，同時(shí)應留出一些(xie)允許變化的(de)🐇餘量。對于那(nà)些由于工藝(yì)離散性以及(ji)随時間、溫🌈度(du)和其它環境(jing)應力而變化(huà)的不太穩定(ding)的性能參數(shu)，設計時應給(gei)予更爲寬容(róng)的限制。對于(yu)那些不确定(ding)的無法控制(zhì)的性能參💚數(shù)，設計時不宜(yi)采納，否🐇則無(wu)法👅保證電路(lù)的可靠性和(he)制造的可重(zhong)複性。如果産(chan)品手冊中 記(jì)載有所需的(de)特性曲線圖(tu)、外部電路參(cān)數或典型應(yīng)用電路時👉，應(yīng)盡可能使用(yong)該特性曲線(xian)或電路方案(àn)進行🏃🏻‍♂️設計。
    6. 均(jun)衡設計
    在設(shè)計一個電子(zǐ)系統時，總是(shì)要先将其分(fèn)割爲若✉️幹個(ge)電路塊，以便(biàn)完成不同的(de)功能。在系統(tǒng)分割時，應注(zhu)意電👄路功能(neng)和⛷️結構的均(jun1)衡性，這樣對(dui)提高系統可(kě)靠性有利。這(zhè)主要體現在(zai)兩個方🐪面：一(yī)是每塊電路(lù)的功能應相(xiang)對完整，盡量(liàng)減少各個電(dian)路之間🤟的聯(lián)接，以削弱互(hù)連對電路可(ke)靠性的影響(xiang)；二是各個電(dian)流所含元器(qi)件的數量不(bú)要過于集中(zhong)帶來的不可(ke)靠因素，同時(shi)也方便了裝(zhuāng)配工藝設計(jì)。
    7. 三次設計
    三(sān)次設計包括(kuo)系統設計、參(cān)數設計和容(róng)差設計。系👈統(tǒng)設👣計是⛷️指一(yī)般意義上的(de)設計；參數設(shè)計是利用正(zhèng)交設計法結(jié)合計算機輔(fu)助設計，找到(dao)穩定性好的(de)合理參數組(zǔ)，是三次設計(ji)的核心；容差(chà)設計則是在(zai)系統的最佳(jia)參數組合确(que)定🈲之後，合理(li)規劃組成系(xì)統的各個元(yuan)器件的容差(chà)，使産品物美(mei)價廉。采用三(san)次設計方法(fa)獲得的産品(pǐn)具有高的信(xìn)噪比，對于元(yuán)器件的公差(chà)與老化、工作(zuo)和環境☔條件(jian)的波動變化(huà)等具有很強(qiang)的忍⛷️受能力(li)，保證長時間(jiān)🌐正常工作。因(yīn)此，在所采用(yong)的元器件質(zhì)量等級相同(tóng)的條件下🏃‍♂️，通(tong)過三次設計(jì)的電路的可(kě)靠性明顯高(gao)于未作三次(ci)設計的電路(lù)。
    8. 冗餘設計和(he)降額設計
冗(rǒng)餘設計也稱(chēng)餘度設計，它(tā)是在系統或(huò)設備中的關(guan)鍵電路部位(wei)，設計一種以(yi)上的功能通(tong)道，當一個功(gong)能🧡通道發生(shēng)故障時，可用(yong)另一個通道(dao)代替，從而🧡可(ke)使局⭐部故障(zhàng)不影響整個(gè)系統或設備(bèi)的正常工作(zuò)。采用冗餘設(shè)計，使得用相(xiang)對低可靠的(de)🐆元器件構🥰成(cheng)可靠的系統(tong)或設備成爲(wei)可能。但是，采(cai)用冗餘設㊙️計(ji)會使電路的(de)複雜性以及(ji)系統的體積(jī)、重量、功耗和(hé)成本增加，一(yi)般隻用于那(na)些安全性要(yào)求非常高而(er)且難以維修(xiu)的系😄統。
9. 可靠(kao)性預計
    爲了(le)驗證可靠性(xing)設計的效果(guǒ)，根據系統可(kě)靠性的要求(qiú)⚽，電路設計完(wan)成後，可對關(guān)鍵電路的失(shi)效率進行預(yù)計，預計所依(yī)據的模型和(hé)方法見國軍(jun1)标GJB299《電子設備(bei)可靠性預計(jì)手冊》。
9.6.2 常用集(ji)成電路的應(yīng)用設計規則(ze)
    在電路設計(ji)時，除了以上(shang)所述的通用(yòng)設計原則之(zhī)外💔，還要根據(ju)所用器件的(de)具體情況，采(cai)用不同的設(shè)計規則。下面(miàn)給出用幾種(zhǒng)常用集成電(dian)路進行電路(lù)設計時應該(gāi)遵循的一些(xiē)規則。這些規(guī)🚶則所依據的(de)設計原理🈲大(da)多已經在本(ben)書的有關章(zhang)節裏予以闡(chǎn)🐇述，這裏不再(zai)贅述。
    1. TTL電路應(yīng)用設計規則(ze)
    (1) 電源
    •穩定性(xing)應保持在±5％之(zhi)内；
    •紋波系數(shu)應小于5％；
    •電源(yuán)初級應有射(she)頻旁路。
    (2)去耦(ǒu)
    •每使用8塊TTL電(diàn)路就應當用(yòng)一個0.01~0.1μF的射頻(pín)電容器對電(dian)源電🚶壓進行(háng)去耦。去耦電(dian)容的位置應(yīng)僅可能地靠(kào)近集成電路(lù)，二者之間的(de)🏃距離應在15cm之(zhi)内。每塊印制(zhi)電路闆也應(ying)用一隻容量(liàng)更大些的低(dī)🛀🏻電感電容器(qì)對電源進行(hang)去耦。電容器(qi)類型的選擇(ze)方法參見8.1.1節(jiē)🔞。
    (3)輸入信号
    •輸(shu)入信号的脈(mo)沖寬度應長(zhǎng)于傳播延遲(chi)時間，以免出(chu)現反射噪聲(sheng)；
    •要求邏輯“0”輸(shū)出的器件，其(qí)不使用的輸(shu)入端應将其(qi)接🚩地或與⁉️同(tong)一門電路的(de)在用輸入端(duān)相連；
    •要求邏(luó)輯“1”輸出的器(qi)件，其不使用(yong)的輸入端應(ying)連接到一個(gè)🏃‍♀️大于2.7V的電壓(yā)上。爲了不增(zēng)加傳輸延遲(chi)時間和噪聲(shēng)敏感度，所接(jiē)電壓🙇‍♀️不要超(chao)過該電路的(de)電壓最大額(e)定值5.5V；
    •不使用(yòng)的器件，其所(suo)有的輸入端(duān)都應按照使(shi)功耗最⛷️低的(de)方法連接，具(ju)體的處理方(fang)法可參閱8.1.6節(jiē)；
    •在使用低功(gōng)耗肖特基TTL電(dian)路時，應保證(zhèng)其輸入端不(bu)出現負電壓(yā)，以免電流流(liu)入輸入箝位(wei)二極管；
    •時鍾(zhōng)脈沖的上升(sheng)時間和下降(jiàng)時間應盡可(kě)能的短，以便(bian)提高電路的(de)抗幹擾能力(li)；
    •通常時鍾脈(mo)沖處于高态(tài)時，觸發器的(de)數據不應改(gai)🚶‍♀️變。若一例🌏外(wai)，應查閱有關(guan)的數據規範(fàn)；
    •擴展器應盡(jin)可能地靠近(jin)被擴展的門(mén)，擴展器的節(jie)點上不能有(yǒu)容性負載；
    •在(zai)長信号線的(de)接收端應接(jiē)一個500Ω～1kΩ的上拉(la)電阻，以便增(zeng)加噪聲容限(xian)和縮短上升(shēng)時間。
    (4)輸出信(xin)号
    •集電極開(kāi)路器件的輸(shū)出負載應連(lián)接到小于等(deng)于最♻️大⭐額定(ding)值的電壓上(shàng)，所有其它器(qi)件的輸出負(fu)載應連接到(dào)VCC上；
    •長信号線(xiàn)應該由專門(mén)爲其設計的(de)電路驅動，如(ru)線驅🧑🏽‍🤝‍🧑🏻動器、緩(huǎn)沖器等；
    •從線(xiàn)驅動器到接(jie)收電路的信(xin)号回路線應(ying)是連續的，應(ying)采用特性阻(zu)抗約爲100Ω的同(tóng)軸線或雙扭(niǔ)線；
    •在長信号(hào)線的驅動端(duān)應加一隻小(xiǎo)于51Ω的串聯電(dian)阻，以便消除(chú)可♌能出現的(de)負過沖。
    (5)并聯(lian)應用
    •除三态(tài)輸出門外，有(you)源上拉門不(bu)得并聯連接(jiē)。隻有一⭕種情(qíng)況㊙️例外，即并(bing)聯門的所有(yǒu)輸入端和輸(shu)出端均并聯(lian)在一起，而且(qie)這些門電路(lù)封裝在同一(yī)外殼内；
    •某些(xiē)TTL電路具有集(ji)電極開路輸(shu)出端，允許将(jiang)幾個電路的(de)開集♊電極輸(shu)出端連接在(zai)一起，以實現(xiàn)“線與”功能。但(dàn)應在該輸⁉️出(chū)端加一個上(shàng)拉電阻，以便(biàn)提供足夠的(de)驅動信号和(hé)提高🔞抗幹擾(rao)能力，上拉電(dian)阻的阻值應(ying)根據該電路(lù)的扇出能力(li)來确定。
    2. CMOS電路(lù)應用設計規(gui)則
    (1)電源
    •穩定(dìng)性應保持在(zai)±5％之内；
    •紋波系(xi)數應小于5％；
    •電(diàn)源初級應有(you)射頻旁路；
    •如(rú)果CMOS電路自身(shen)和其輸入信(xin)号源使用不(bú)同的電源，則(ze)⛱️開機時應首(shǒu)先接通CMOS電源(yuán)，然後接通信(xìn)号源，關機時(shí)應該首先關(guan)🌐閉信♊号源，然(ran)後關閉CMOS電源(yuán)。 
    (2)去耦
    •每使用(yòng)10～15塊CMOS電路就應(ying)當用一個0.01~0.1μF的(de)射頻電容器(qì)對電源電🚶‍♀️壓(yā)進行去耦。去(qu)耦電容的位(wei)置應僅可能(néng)地靠近集成(cheng)電💋路，二者之(zhī)間的距離應(ying)在15之内。每塊(kuai)印制電路闆(pǎn)也應用一隻(zhī)容量更大些(xie)的低電感電(diàn)容器對電源(yuan)進行去耦。
    (3)輸(shū)入信号
    •輸入(ru)信号電壓的(de)幅度應限制(zhì)在CMOS電路電源(yuan)電壓範圍之(zhī)内，以免引發(fa)闩鎖；
    •多餘的(de)輸入端在任(rèn)何情況下都(dōu)不得懸空，應(yīng)适當的連接(jiē)到CMOS電路的電(diàn)壓正端或負(fù)端上；
    •當CMOS電路(lù)由TTL電路驅動(dòng)時，應該在CMOS電(dian)路的輸入端(duan)與VCC之🍓間🧡連一(yī)個上拉電阻(zǔ)；
    •在非穩态和(he)單穩态多諧(xie)振蕩器等應(ying)用中，允許CMOS電(dian)⛱️路有⭐一定的(de)輸入電流（通(tong)過保護二極(jí)管），但應在其(qí)輸入加接一(yi)隻串聯電阻(zǔ)，将輸入電流(liú)限制在微安(an)級的水平上(shang)。
    (4) 輸出信号
    •輸(shū)出電壓的幅(fú)度應限制在(zài)CMOS電路電源電(diàn)壓範圍之内(nei)🐆，以免引發闩(shuān)鎖；
    •長信号線(xian)應該由專門(mén)爲其設計的(de)電路驅動，如(ru)線驅動器、緩(huǎn)沖器等；
    •應避(bì)免在CMOS電流的(de)輸出端接大(da)于500pF的電容負(fu)載；
    •CMOS電路的扇(shan)出應根據其(qi)輸出容性負(fu)載量來确定(dìng)，通常可按下(xia)🚶式計算：     
                                      ( 9.6 )
式中(zhong)，FO爲扇出，CL爲CMOS電(dian)路的額定容(rong)性負載電容(róng)，0.8是容性🔴負🐪載(zai)的降額系數(shù)，CI爲CMOS電路的額(é)定輸入電容(rong)。
    (5)并聯應用
    •除(chu)三态輸出門(men)外，有源上拉(lā)門不得并聯(lián)連接。隻有一(yi)種情💃🏻況🧑🏽‍🤝‍🧑🏻例外(wai)，即并聯門的(de)所有輸入端(duān)均并聯在一(yi)起，而且這些(xiē)門電路封裝(zhuāng)在同一外殼(ke)内。
    3.線性放大(dà)器應用設計(ji)規則
    (1) 電源
    •穩(wen)定性應保持(chi)在±1%之内；
    •紋波(bō)系數應小于(yú)1％；
    •電源初級應(yīng)有射頻旁路(lù)；
    (2) 去耦
    •每使用(yong)10塊線性集成(chéng)電路就應當(dang)用一個0.01~0.1μF的射(shè)頻電容器對(duì)電源電壓進(jìn)行去耦。去耦(ǒu)電容的位置(zhi)應僅可能地(di)靠近集成電(dian)路，二者之間(jiān)的距離應在(zai)15cm之内。每塊印(yin)制電路闆也(yě)應用一隻容(róng)量更大些的(de)低電感電容(róng)器對電源進(jìn)行去耦。
    (3) 輸入(rù)信号
    •差模輸(shū)入電壓和共(gong)模輸入電壓(ya)均不應超過(guo)它們的最大(da)額定值的60％；
    •所(suǒ)有不使用的(de)輸入端均應(yīng)按照使功耗(hao)最低的方🌂式(shi)進行連接；
    •如(rú)果器件具有(yǒu)兩個以上的(de)外部調整點(diǎn)，必須多次🔴調(diao)整，僅一㊙️次是(shi)不行的。
    (4) 輸出(chū)信号
    •長信号(hao)線應該由專(zhuān)門爲其設計(jì)的電路驅動(dong)，如線驅動器(qì)、緩沖器等；
    •從(cóng)線驅動器到(dào)接收電路的(de)信号回路線(xiàn)應采用連續(xù)同軸🚶線或雙(shuāng)扭線，其特性(xing)阻抗應與連(lian)接端口的🧑🏾‍🤝‍🧑🏼阻(zǔ)抗相匹配。
    4. 線(xiàn)性電壓調整(zhěng)器應用設計(jì)規則
    (1)輸入電(dian)壓
    •輸入電壓(yā)不應超過其(qí)最大額定值(zhi)的80％；
    •差分輸入(rù)電壓應該比(bi)推薦的最小(xiao)電壓大20％，以保(bao)持适當的輸(shū)出電壓。
    (2)輸出(chu)負載
    •最大輸(shū)出負載不得(dé)超過其最大(da)額定值的80％；
    •如(rú)果器件内部(bù)沒有包含短(duǎn)路保護電路(lù)，則應設計🆚外(wài)部短路保護(hu)電路。
    (3)散熱
    •電(diàn)壓調整器應(ying)該安裝散熱(re)器，其散熱面(miàn)積應能夠散(san)掉器件承㊙️受(shòu)最大功率時(shí)所産生的熱(re)量。
9.6.3 印制電路(lù)闆布線設計(ji)
    目前電子元(yuan)器件用于各(ge)類電子設備(bei)和系統時，仍(réng)然以印制電(dian)路闆爲主要(yào)裝配方式。實(shi)踐證明，即使(shi)電原理圖設(she)計正确，印制(zhì)♍電路闆布線(xian)設計不當，也(yě)🌈會對器件的(de)可🐕靠性産🔞生(sheng)不利的影響(xiǎng)。例如，将印制(zhi)電路闆用于(yu)裝配高♻️速數(shu)字集成電路(lù)時，電路上出(chū)🔅現的瞬變電(dian)流通過印制(zhi)導線時，會産(chan)生沖擊電流(liu)。如果印制導(dao)🛀線🐉的阻抗比(bi)較大，特别是(shì)電感較大時(shí)🔴，這種沖擊🔅電(diàn)流的🚶幅值會(hui)很大，有可能(néng)對器件造成(chéng)損害。如果印(yin)制闆兩條細(xi)平行線靠得(de)很近，則會形(xíng)成信号波形(xing)的延遲，在傳(chuán)輸線的終端(duān)形成反射噪(zao)👄聲。因此，在設(she)計印制闆布(bù)線的時候，應(ying)注意采用正(zhèng)💞确的方法。
    1. 電(diàn)磁兼容性設(shè)計
    電磁兼容(róng)性（EMC）是指電子(zǐ)系統及其元(yuan)部件在各種(zhong)電磁環境中(zhong)仍能夠協調(diao)、有效地進行(hang)工作的能力(li)。EMC設⛷️計的目的(de)是既能抑❤️制(zhì)各種外來的(de)幹擾，使電路(lu)和設備在規(gui)定的電磁環(huán)境中能正常(chang)工作，同時又(you)能減少其本(běn)身對其它設(shè)備的電磁幹(gàn)擾。
    由于瞬變(biàn)電流在印制(zhì)線條上所産(chǎn)生的沖擊幹(gan)擾主要是💘由(you)印制導線的(de)電感成分造(zào)成的，因此，應(ying)盡量減少印(yin)💞制導線的電(diàn)感量。印制導(dao)線的電感量(liàng)與其長度成(chéng)正比，并随其(qi)寬度的增加(jiā)而下降，故短(duan)而粗的導線(xian)對于抑制幹(gàn)擾是有🔆利的(de)。
    時鍾引線、行(háng)驅動器或總(zong)線驅動器的(de)信号線常常(chang)載有大🈲的瞬(shun)變電流，其印(yin)制導線要盡(jin)可能地短；而(ér)對于⚽電源線(xian)和地線這樣(yàng)的難以縮短(duan)長度的布線(xiàn)，則應在印制(zhì)闆面積和線(xian)條密度允許(xu)的條件下盡(jin)可能加大布(bù)線的寬度。對(dui)于一般電路(lu)，印🥵制導線寬(kuān)度選在1.5mm左右(yòu)🈲，即可完全滿(mǎn)足要求；對于(yu)集成電路，可(ke)選爲0.2mm~1.0mm。
    采用平(píng)行走線可以(yi)減少導線電(dian)感，但導線之(zhi)間的互👉感和(he)分布電容增(zeng)加，如果布局(jú)允許。最好采(cai)用井字形網(wang)狀地線結構(gòu)，具體做法是(shi)印制闆的一(yī)面橫向布線(xiàn)，另一面縱向(xiàng)布線，然後在(zai)交叉孔處用(yòng)鉚釘或金屬(shu)化孔相連。
    爲(wèi)了印制印制(zhì)導線之間的(de)串擾，在設計(ji)布線時應盡(jìn)量避免長距(jù)離的平行走(zǒu)線，盡可能拉(la)開線與線👈之(zhī)間的距離，信(xin)号線與地線(xian)及電源線盡(jin)可能不交叉(cha)。在使用一般(bān)電路時，印制(zhì)導線間隔和(he)長度設計可(kě)以參考表9.7所(suo)列規則。在一(yi)些對幹擾十(shí)分敏感的😘信(xìn)号線之間可(kě)以設置一根(gēn)接地的印🌈制(zhi)線，也可有效(xiào)地抑制串☁️擾(rǎo)。

爲了抑制出(chu)現在印制線(xian)條終端的反(fan)射幹擾，除了(le)✊特殊需要之(zhī)外，應盡可能(néng)縮短印制線(xian)的長度和采(cǎi)用慢速電✉️路(lu)。必要時可加(jia)終端匹配，即(jí)在傳輸線的(de)末端對地和(hé)電源端各加(jia)接一📞個相同(tong)阻值的匹配(pei)電阻。根據經(jīng)驗，對一般速(sù)度較快的TTL電(diàn)路，其印制線(xian)⭐條長于10cm以上(shang)⭐時就應加終(zhong)端匹配措施(shī)。匹配電阻的(de)阻值應根據(jù)集成電路的(de)輸出驅動電(diàn)流及吸收電(dian)流的最大值(zhí)來決定。當使(shi)❗用74F系列的TTL電(diàn)路時，匹配電(dian)阻可采用330Ω，其(qí)等效的🏃🏻‍♂️終端(duān)阻抗爲165Ω。
    爲了(le)避免高頻信(xin)号通過印制(zhi)導線産生的(de)電磁輻🈲射，在(zai)印制⛱️電路闆(pǎn)布線時，還應(yīng)注意以下要(yao)點：
    (1) 盡量減少(shao)印制導線的(de)不連續性，例(lì)如導線寬度(dù)不要突變，導(dao)線的拐角大(da)于90O，禁止環狀(zhuàng)走線等。這樣(yàng)也有利于提(tí)㊙️高印制導線(xiàn)耐焊接熱的(de)能力。
    (2)時鍾信(xin)号引線最容(rong)易産生電磁(ci)輻射幹擾，走(zou)線時應與地(di)☀️線回🙇🏻路相靠(kao)近，不要在長(zhang)距離内與信(xin)号線并行。
    (3)總(zǒng)線驅動器應(yīng)緊挨其欲驅(qu)動的總線。對(dui)于那些離開(kāi)印制電路⁉️闆(pan)的引線，驅動(dòng)器應緊挨着(zhe)連接器。
    (4)數據(ju)總線的布線(xian)應每兩根信(xìn)号線之間夾(jia)一根信号地(di)線。最好是緊(jǐn)挨着最不重(zhòng)要的地址引(yin)線放置地回(huí)💜路，因🥰爲後者(zhe)常載有高頻(pín)電流。
(5)在印制(zhì)闆布置高速(sù)、中速和低速(su)邏輯電路時(shí)，應按照圖9.41的(de)☔方式排列器(qì)件。

  2. 接地設計(ji)
隻要布局許(xu)可，印制闆最(zuì)好做成大平(píng)面接地方式(shì)，即印制🛀🏻闆的(de)一面全部用(yong)銅箔做成接(jie)地平面，則另(lìng)一面作爲信(xìn)号布線👈。這樣(yàng)做有許多好(hao)處：
    (1)大接地平(píng)面可以降低(dī)印制電路的(de)對地阻抗，有(you)效🛀地抑制印(yin)制闆另一面(miàn)信号線之間(jian)的幹擾和噪(zào)聲。例如，由于(yú)平行導線之(zhī)間🔴的分布電(dian)容在導線接(jie)近接地平面(miàn)時會變小，因(yīn)此大接地平(ping)面可使印制(zhi)線之間的串(chuàn)擾明顯削弱(ruo)。
    (2)大接地平面(miàn)起着電磁屏(píng)蔽和靜電屏(píng)蔽的作用，可(kě)🤩減少外👅界對(dui)電路的高頻(pín)輻射幹擾以(yi)及減少電路(lu)對外界的高(gāo)頻⚽輻射幹擾(rao)。
(3)大接地平面(miàn)還有良好散(san)熱效果，其大(da)面積的銅箔(bó)尤如金🚶屬散(sàn)熱片，迅速向(xiàng)外界散發印(yìn)制電路闆中(zhong)的熱量。

 如果(guo)無法采用大(da)接地平面，則(zé)應在印制電(diàn)路闆的周🈲圍(wei)設計接地總(zǒng)線，接地總線(xian)的兩端接到(dao)系統的公共(gong)接地點上。接(jiē)地☂️總線應盡(jìn)可能地寬，其(qí)寬度至少應(yīng)爲2.5mm。
    數字電路(lu)部分與模拟(ni)電路部分以(yi)及小信号電(dian)路和大功率(lǜ)🌐電路應該分(fèn)别并行饋電(diàn)。數字地與模(mó)拟地在内部(bù)不得相連☎️，屏(ping)蔽地與電源(yuan)地分别設置(zhi)，去👉耦濾波電(dian)容應❤️就近接(jie)地。
    3. 熱設計
    從(cóng)有利于散熱(re)的角度出發(fa)，印制闆最好(hao)是直立安裝(zhuāng)，闆與闆之間(jiān)的距離一般(ban)不要小于2cm，而(ér)且元器件在(zài)印制闆上的(de)排列方式應(ying)遵循一定的(de)規則：
    (1)對于采(cai)用自由對流(liú)空氣冷卻方(fang)式的設備，最(zuì)好是将集成(chéng)電路（或其他(tā)元器件）安縱(zòng)長方式排列(liè)，如圖9.42 (a)所示；對(dui)于采用🌏強制(zhì)空氣冷卻（如(ru)用風扇冷卻(què)）的設備，則應(ying)按橫長方式(shi)配置，如圖🆚9.42 (b)所(suo)示。
    (2)同一塊印(yin)制闆上的元(yuan)器件應盡可(kě)能按其發熱(rè)量大小及耐(nài)⛱️熱程度分區(qu)排列，發熱量(liàng)小或耐熱性(xìng)差的元🐕器件(jian)（如小信号晶(jīng)體管、小規模(mó)集成電路、電(diàn)解電容器✌️等(deng)）放在冷卻氣(qì)流的最⭐上遊(you)（入口處），發熱(re)量大或耐熱(rè)性好的元器(qi)件（如功率晶(jing)體管、大規模(mo)集成電路等(deng)）放在冷卻氣(qì)流的最下遊(you)（出口處）。
    (3)在水(shuǐ)平方向上，大(da)功率器件盡(jìn)量靠近印制(zhi)闆邊沿布⛹🏻‍♀️置(zhì)，以便縮短傳(chuán)熱途徑；在垂(chui)直方向上，大(da)功率器件盡(jin)🆚量靠🧑🏾‍🤝‍🧑🏼近印制(zhì)闆上方布置(zhi)，以便減少這(zhè)些器件工作(zuo)時對其它🛀🏻元(yuán)器件溫度的(de)影響。
(4)溫度敏(mǐn)感器件最好(hao)安置在溫度(du)最低的區域(yu)（如設備🏃‍♀️的底(dǐ)部📐），千🔞萬不要(yao)将它放在發(fā)熱元器件的(de)正上方，多個(ge)器件最好是(shì)在水平面上(shang)交錯布局。
設(she)備内印制闆(pǎn)的散熱主要(yao)依靠空氣流(liú)動，所以在設(shè)計時要研究(jiū)空氣流動路(lu)徑，合理配置(zhi)元器件或印(yìn)制💚電路😍闆。空(kōng)🔅氣流動時總(zǒng)是趨向于阻(zǔ)力小的地方(fāng)流動，所以在(zài)印制電路闆(pǎn)上配置元器(qi)件時，要避免(miǎn)在某個區域(yu)留有較大的(de)空域。如圖9.43 (a)所(suǒ)示的那樣，冷(leng)卻空氣大多(duo)從此空域中(zhōng)流走，而元器(qì)件密集區域(yu)很少有空氣(qi)💁流過，這樣散(san)熱⭐效果就大(dà)大降低。如果(guo)象圖9.43 (b)那樣在(zai)空域中加上(shàng)一排器件，雖(sui)然裝配密🌈度(du)提高了，但由(you)于冷卻空氣(qì)的通路阻抗(kang)均勻，使空氣(qì)流動也絕緣(yuan)，從而使散熱(re)效果改善。整(zhěng)機中多塊印(yìn)制電路闆的(de)配置也應注(zhù)意同樣問題(ti)。
 
大量實踐經(jīng)驗表明，采用(yòng)合理的元器(qi)件排列方式(shi)，可以⛷️有效地(di)降低印制電(diàn)路的溫升，從(cóng)而使器件及(jí)🏃‍♂️設備的故障(zhàng)率明顯🚶下降(jiang)。
    此外，在高可(kě)靠應用場合(hé)，應該采用銅(tong)箔厚一些的(de)印💘制電路闆(pan)基材，這不僅(jin)可以增強印(yìn)制闆的散熱(rè)能力，而且有(yǒu)利🛀于降低印(yin)制導線的電(dian)阻值，提高機(jī)械強度㊙️。如選(xuǎn)用銅箔厚度(dù)爲70μm的印制闆(pan)，相對于銅箔(bo)厚度爲35μm的印(yin)制闆，印制導(dao)線的電阻值(zhi)可降低1/2，散熱(rè)能力可增加(jiā)一倍，而且在(zai)♌容易遭受劇(ju)烈的振動和(he)沖擊的環境(jing)中，不容易出(chu)現斷線之類(lèi)的機械故障(zhang)。
    〔實例〕集成電(dian)路在印制闆(pan)上的排列方(fang)式對其溫升(shēng)的影響
圖9.44給(gei)出了大規模(mó)集成電路（LSI）和(he)小規模集成(cheng)電路（SSI）混⛹🏻‍♀️合安(an)⛷️裝情況㊙️下的(de)兩種排列方(fang)式，LSI的功耗爲(wèi)1.5W，SSI的功耗爲0.3W。實(shi)測結果表明(ming)，圖9.44(a)所示方式(shi)使LSI的溫升達(da)50℃，而圖9.44 (b)輻射導(dǎo)緻的LSI的溫升(sheng)爲40℃，顯然采納(nà)後面一種方(fang)式對降♊低LSI的(de)失效率更爲(wei)有利。

   這個例(lì)子也說明，應(yīng)該盡可能地(dì)使印制闆上(shàng)元器🌂件的🐕溫(wēn)升趨于均勻(yún)，這有助于降(jiang)低印制闆上(shàng)的器件的🐉溫(wēn)度峰值。 

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